FET 바이어스

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공통 이미터 증폭기와 같은 트랜지스터 증폭기 회로는 바이폴라 트랜지스터를 사용하여 만들어지지만, 소형 신호 증폭기는 전계 효과 트랜지스터를 사용하여 만들 수 있습니다. 

이 소자들은 극히 높은 입력 임피던스를 갖는 바이폴라 트랜지스터와 낮은 잡음 출력을 갖는 장점을 가지고 있어, 매우 작은 입력 신호를 갖는 증폭기 회로에 이상적입니다.

접합 전계 효과 트랜지스터 또는 "JFET"(이 튜토리얼의 경우 N 채널 FET) 또는 심지어 금속 산화물 실리콘 FET 또는 "MOSFET" 을 기반으로 하는 증폭기 회로의 설계는 이전 튜토리얼에서 살펴본 A급 증폭기에 사용되는 바이폴라 트랜지스터 회로와 완전히 동일한 원리입니다.

첫째, 공통 소스 (CS), 공통 드레인 (CD) 또는 소스 팔로워 (SF) 및 대부분의 FET 장치에서 사용할 수 있는 공통 게이트 (CG)의 단일 증폭기 구성은 JFET 증폭기 회로의 정확한 바이어싱을 위해 적절한 정지 점 또는 "Q 점"을 찾아야 합니다.

이 세 가지 JFET 증폭기 구성은 바이폴라 트랜지스터를 사용하는 공통 이미터, 이미터 팔로워 및 공통 베이스 구성에 해당합니다. 

FET 증폭기에 관한 이 튜토리얼에서 가장 널리 사용되는 JFET 증폭기 설계로 널리 사용되는 Common Source JFET Amplifier 를 살펴 보겠습니다.

아래의 공통 소스 JFET 증폭기 회로 구성을 고려하십시오.

공통 소스 JFET 증폭기

증폭기 회로는 N- 채널 JFET로 구성되지만, 소자는 공통 소스 구성으로 연결된 회로 다이어그램이 FET의 변경과 동일하기 때문에, 동등한 N- 채널 디플리션 모드 MOSFET이 될 수도 있습니다. 

JFET 게이트 전압 Vg 는 저항기 R1 및 R2 에 의해 설정된 전압 분배기 네트워크를 통해 바이어싱되며, 바이폴라 접합 트랜지스터의 활성 영역과 등가인 포화 영역 내에서 동작하도록 바이어스됩니다.

바이폴라 트랜지스터 회로와 달리, 접합 FET는 사실상 입력 게이트 전류를 필요로 하지 않으므로, 게이트를 개방 회로로 취급할 수 있습니다.  그러면 입력 특성 곡선이 필요하지 않습니다. 

다음 표에서 JFET와 바이폴라 접합 트랜지스터 (BJT)를 비교할 수 있습니다.

JFET 대 BJT 비교